本中心大聯盟前期計畫以path finding為主，針對7-5奈米的元件製程整合、製程模組技術及計算電子學加以研究並探索物理及技術上極限的突破可能。

在前期計畫的成果基礎上，為確保技術競爭力及菁英人才之培育，台積電與臺大經過縝密的協商，接續以超3奈米技術世代做為合作研發主軸。

超3奈米計畫以exploratory research為主，從前端元件(分項1、3、4)、後段連接(分項2)及新穎材料(分項0、5)三大面向切入，結合產學研界的研發資源，進行超3奈米前瞻半導體技術之探索研究，期盼為台灣未來半導體產業技術發展，奠下成功及紮實的基礎。

 分項計畫0   超薄新穎材料，二維晶體及其異質結構

隨著積體電路元件密度的增加，3 nm節點以下的元件製備技術必為未來半導體工業的核心目標。新穎二維材料系統，包括黑磷、硫化鉬、硫化鎢、鉍等，因其具有凡德瓦爾結合以及電子結構特性與原子層數或尺度、形貌密切相關的特性，將在3 nm節點以下積體技術中扮演重要的角色。

然而新穎二維材料的積體電路應用仍存在相當多的課題，包括大面積材料的製備、奈米尺度的元件製程、元件尺寸與電子能帶結構的設計等。將結合材料製備磊晶、元件製程、以及理論計算設計來開發二維材料的大面積成長技術、鉍薄膜的成長以及改變尺寸進行能隙工程、黑磷材料的電子結構、低功耗電晶體製程，以及二維材料的層數設計、異質接面設計以及TBM理論計算等以達成積體電路的應用。

 分項計畫1   低溫製程之三維電晶體

隨著電晶體不斷微縮，為了能良好地控制摻雜分布、介面深度等，並維持元件特性，製程熱預算必須不斷下降。本研究將專注於利用400^°C以下溫度製程製備高效能電晶體，因此離子佈值製程必須減少到最低，以內摻雜(in-situ doping)磊晶技術取代，開始研發下一世代磊晶機台，以高遷移率的通道材料如Ge/GeSn為主，並強化可靠度之研究。

以下低溫模組技術為研究重點：

● 進行自組裝分子結構設計，並將此自組裝分子應用於不同基材表面進行選擇性吸附，來做為阻擋層或是進行選擇性區域成長。此研究主題的開發，對於在小線寬製程上，可以藉此自組裝分子進行選區蝕刻或成長。

● 開發原子層退火(atomic layer annealing)技術來增加high-閘極介電層的密度與品質。亦將開發以氮化物為基礎的介面緩衝層，以抑制介面氧化層的形成，來強化high-閘極介電層的穩定度與電性表現。

 分項計畫2    接線互連

線寬微縮後，金屬內連線的電流密度與電阻會隨著變大，容易產生電致遷移而使金屬內連線損壞，為下次代積體電路發展的重要課題之一。以下為本分項研究重點：

● 成長石墨烯於金屬內連線上，預期可降低金屬內連線電阻，提升導線可承受的最大電流密度與改善電致遷移，並建立內導線的散射機制模擬模型與熱效應模擬模型，評估其石墨烯材料覆蓋效果。

● 自組裝單分子膜應用於金屬擴散阻障層及介電沉積阻擋層，改善內連線銅製程中之閘極電極尺度縮小至3nm時，後端連接導線寬度小於15nm，擴散阻擋層僅能小於2nm之需求。SAM薄膜具有結構可設計性、基板成長選擇性、埃尺度薄膜均勻性、以及製程多樣性等優點，因此可能為取代現有阻擋層材料之最佳選擇。

● 化合物金屬應用於內連線。研究線寬與阻值之最佳化，晶體及成分的效應，控制最低的熱預算。

 分項計畫3    新興記憶體

研究新興記憶體元件結構，開發金屬─絕緣層─半導體穿隧二極體式揮發性記憶體，於MIS穿隧二極體(TD)藉由結構設計形成電位及少數載子濃度與能量不均勻分布，當小偏壓讀取時，邊緣空乏區與不均勻分布載子將會形成額外電流，可有效增強讀取電流，形成明顯的正負兩電流態，可做為新穎揮發性記憶體用。

開發以鐵電穿隧接面與電阻式隨機存取記憶體為基礎的憶阻器元件，研究探討其電阻變化的特性。

開發低功耗之鉿基氧化物鐵電記憶特性研究及其應用，利用鐵電鉿基氧化物成長發展FeRAM，外加電場使電偶極矩重新排列，經由電壓極性的改變，使電偶極矩方向反轉，可在記憶晶片上表示「0 或 1」。

開發鉿基鐵電記憶體之模型與模擬，應用鉿基鐵電材料第一原理計算配合TCAD記憶體模擬，研究前瞻記憶體元件設計。

 分項計畫4    量子計算

不同於傳統的邏輯元件是利用電荷執行計算功能，量子計算利用電子的自旋疊加特性產生糾纏(entangled)，若能將量子位元數目增加，將能大大地提升運算能力，可處理傳統計算無法解決的加解密問題。

近來國際大廠如IBM、Google、Microsoft及Intel無不開始投入量子計算領域或投資相關新創公司，雖然目前仍有許多材料系統平台能實現量子計算，考量與台灣半導體產業最強也最熟悉的材料───矽，我們將著重於矽基量子點來實現量子計算，藉由28Si同位素能大幅增加自旋decoherence時間的特性，將能大幅增進量子計算的fidelity，並利用最新的微波共振技術在矽晶圓上製作出多量子位元的量子計算元件，以期能在半導體量子位元的研究後來居上並躍居領先群。

 分項計畫5    High-on III-V/Ge MOS與超高真空腔體運輸

在未來超3奈米節點，III-V/Ge dual-channel CMOS或是Ge CMOS整合於矽基板上，元件除了達到高效能低功耗以外，更重要的則為可靠性(Reliability)，達到最低量產標準，為新元件是否能應用的重要關鍵。

氧化層和III-V/Ge 間的介面，小於1奈米內的距離，其中的化學鍵結、物理特性，直接決定了元件之效能以及可靠性。更為重要的面向為，成長單晶結構氧化層，減少介面缺陷密度，並增進介面熱穩定性。

使用獨特的超高真空腔體設計，從樣品的製備到量測之過程皆保持著超高真空的環境，經由可移動式的超高真空腔體運輸至國內外研究單位，與各領域專家之間交流合作，進而提升台灣在國際學術之影響力和產業方面之競爭力。